2025 में, अर्धचालक उद्योग ने आधिकारिक तौर पर GAA युग में प्रवेश किया।
GAAFET तकनीक के कार्यान्वयन के साथ, “लॉजिक चिप्स में अगली बड़ी प्रवृत्ति” की आभा फीकी पड़ गई है।
सैमसंग ने अपने 3NM चिप्स में GAAFET तकनीक लागू की है, और TSMC ने यह भी कहा है कि यह GAAFET तकनीक को अपने 2NM चिप्स में द्रव्यमान में लागू करेगा – इस वर्ष की दूसरी छमाही में उत्पादित।
तो, GAA के बाद, कौन ले जाएगा? पिछले तकनीकी पथ के अनुसार, CFET को मूल रूप से अगले -जनरेशन आर्किटेक्चर के लिए बेंचमार्क के रूप में मान्यता प्राप्त थी। हालांकि, वीएलएसआई 2025 के उद्घाटन के साथ, चीन में पेकिंग विश्वविद्यालय द्वारा प्रस्तावित फ्लिपफेट तकनीक ने अधिक सनसनी पैदा कर दी है।
GAA के बाद, कौन संभालेगा?
आधी सदी से अधिक के लिए, सेमीकंडक्टर उद्योग ने एक साधारण सूत्र पर भरोसा किया है: ट्रांजिस्टर के आकार को सिकोड़ें, प्रत्येक वेफर पर अधिक ट्रांजिस्टर पैक करें, और फिर प्रदर्शन को सोर देखें और लागत को कम करें।
2 डी ट्रांजिस्टर के युग में, फिनफेट नेता थे।
इससे पहले, यह MOSFET था। हालांकि, जब गेट की लंबाई 20nm दहलीज के पास पहुंची, तो वर्तमान को नियंत्रित करने की क्षमता में तेजी से कमी आई, और रिसाव दर में वृद्धि हुई। पारंपरिक प्लानर MOSFET आधिकारिक तौर पर अंत तक पहुंच गया।
2011 में, इंटेल फिनफेट टेक्नोलॉजी का व्यवसायीकरण करने और इसे 22NM प्रक्रिया में लागू करने, प्रदर्शन में काफी सुधार करने और बिजली की खपत को कम करने वाले पहले व्यक्ति थे। इसके बाद, TSMC और सैमसंग जैसे निर्माताओं ने पीछा किया, और Finfet तकनीक चमकीली चमक गई। बाद में, ट्रांजिस्टर के प्रदर्शन में सुधार करने और क्षेत्र को और कम करने के लिए, फिनफेट आर्किटेक्चर में लगातार सुधार हुआ। 16/14nm प्रक्रिया के बाद से, Finfet मुख्यधारा की पसंद बन गया है।
5NM प्रक्रिया में प्रवेश करने के बाद, Finfet ने फिन स्थिरता, गेट चौड़ाई सीमा और इलेक्ट्रोस्टैटिक समस्याओं जैसी चुनौतियों का सामना करना शुरू कर दिया। Finfet “पैचिंग” के माध्यम से दो और प्रक्रिया नोड्स से बचने में कामयाब रहा।
3NM युग में प्रवेश करने के बाद, सैमसंग GAAFET तकनीक को लागू करने वाला पहला था, जबकि TSMC अपेक्षाकृत रूढ़िवादी था और इसे 2NM प्रक्रिया में लागू करने की योजना बनाई थी।
अगले – जनरेशन थ्री – डायमेंशनल ट्रांजिस्टर संरचना के लिए, 2018 में IMEC द्वारा प्रस्तावित पूरक FET (CFET) को एक मजबूत प्रतियोगी माना जाता है।
CFET की आवश्यकता क्यों है?
सीएफईटी की आवश्यकता क्यों है, कृपया निम्नलिखित चित्रों को देखें।
सीएमओएस तकनीक के निरंतर लघुकरण के साथ, इसका स्केलिंग लॉजिक केवल डिवाइस रिक्ति (जैसे गेट स्पेसिंग और मेटल स्पेसिंग) को कम करने पर निर्भर होने से बदल गया है, जो कि “स्पेसिंग मेमोचराइजेशन + ट्रैक ऑप्टिमाइज़ेशन” के एक समग्र मॉडल में है। इस नए तर्क के तहत, ट्रैक घनत्व और संतुलन प्रदर्शन और बिजली की खपत में वृद्धि के द्वारा लाए गए लेआउट बाधाओं के अनुकूल होने के लिए, पंखों की संख्या को कम करना एक आवश्यक डिजाइन विकल्प बन गया है।
हालांकि, जैसा कि चित्र 1 में दिखाया गया है, जैसे -जैसे पंखों की संख्या कम हो जाती है, समग्र प्रदर्शन भी कम हो जाता है।
चित्रा 1। मानक सेल स्केलिंग
चित्रा 2 से पता चलता है कि फिनफेट से स्टैक्ड क्षैतिज नैनोसेट्स (एचएनएस) पर स्विच करके, प्रदर्शन को व्यापक नैनोसेट स्टैक के माध्यम से सुधार/बहाल किया जा सकता है और कई नैनोसेट को लंबवत रूप से स्टैक किया जा सकता है। चित्रा 3 से पता चलता है कि, जैसा कि फिनफेट में देखा गया है, नानोसेट स्केलिंग अंततः प्रदर्शन में गिरावट का कारण बनेगी।
चित्रा 2। नैनोसेट के लाभ
चित्रा 3। नैनोसेट स्केलिंग सीमाएं
जैसा कि चित्र 4 में दिखाया गया है, सीएफईटी ऊर्ध्वाधर दिशा में एक उच्च – घनत्व तीन – आयामी अखंड तरीके से विभिन्न प्रवाहकीय चैनल प्रकारों (एन – एफईटी और पी – एफईटी) के जीएए उपकरणों को एकीकृत करता है। FinFET और GAAFET की तुलना में, CFET पारंपरिक N/P – FET Coplanar लेआउट रिक्ति के आकार की सीमा के माध्यम से टूट जाता है, एकीकृत सर्किट में लॉजिक मानक कोशिकाओं के पैमाने को 4 – T (ट्रैक) ऊंचाई तक सिकोड़ सकता है, और एक ही समय में SRAM सेल क्षेत्र को 40%से अधिक कम कर सकता है।
चित्रा 4। सीएफईटी स्टैकिंग विधि
जैसा कि चित्र 5 में दिखाया गया है, सीएफईटी स्केलिंग बाधाओं को फिर से रीसेट करता है। चूंकि NFET और PFET को ढेर कर दिया जाता है, इसलिए उपकरणों के बीच N – P रिक्ति क्षैतिज के बजाय ऊर्ध्वाधर हो जाती है, जिससे आरेख व्यापक हो जाता है।
चित्रा 5। सीएफईटी का बेहतर स्केलिंग अनुपात
चित्रा 6 एचएनएस और सीएफईटी और सेल की ऊंचाई के प्रदर्शन के बीच संबंध की तुलना करता है, जो सीएफईटी के लाभों को उजागर करता है।
चित्रा 6। एचएनएस और सीएफईटी बनाम सेल ऊंचाई का प्रदर्शन। अखंड सीएफईटी और अनुक्रमिक सीएफईटी
IMEC द्वारा पहले घोषित प्रौद्योगिकी रोडमैप के अनुसार, सीएफईटी के साथ, चिप प्रक्रिया प्रौद्योगिकी 2032 में 5 एंगस्ट्रॉम (0.5nm) तक विकसित होने और 2036 में 2 एंगस्ट्रॉम (0.2nm) तक पहुंचने की उम्मीद है। TSMC, Samsung, Intel, आदि ने प्रयोगशाला में CFET पर पूर्व -अनुसंधान और विकास का संचालन किया है।
अब, फ्लिपफेट ने इतनी बड़ी -बड़ी प्रतिक्रिया का कारण बना है, आंशिक रूप से इसके तकनीकी लाभों के कारण, जो सीएफईटी की तुलना में भी बेहतर हैं।
Flipfet, CFET से बेहतर
पिछले साल जून में आयोजित वीएलएसआई 2024 में, शोधकर्ता वू हेंग और पेकिंग यूनिवर्सिटी के शिक्षाविदों के नेतृत्व में शोध टीम ने पहले फ्लिपफेट तकनीक का प्रस्ताव रखा था।
इस साल वीएलएसआई 2025 में, शिक्षाविद हुआंग आरयू की टीम ने एक नई -जनरेशन थ्री – डायमेंशनल ट्रांजिस्टर संरचना, “फ्लिप – स्टैक्ड ट्रांजिस्टर (फ्लिप एफईटी, एफएफईटी)” की घोषणा की, जिसने पहली बार 8 – लेयर ट्रांजिस्टरों के तीन -आयामी ऊर्ध्वाधर एकीकरण को प्राप्त किया। पारंपरिक फिनफेट की तुलना में प्रति यूनिट क्षेत्र में तर्क घनत्व में 3.2 गुना बढ़ गया था, और बिजली की खपत 58%कम हो गई थी। यह सफलता परिणाम मूर के कानून को जारी रखने के लिए उद्योग द्वारा सबसे आशाजनक समाधानों में से एक के रूप में माना जाता है।
FlipFET और CFET प्रौद्योगिकियों के बीच मूलभूत अंतर हैं।
FFET प्रौद्योगिकी के सबसे बड़े मुख्य आकर्षण में से एक है “डबल -साइडेड एक्टिव एरिया + फ्लिप + बैक – टू – बैक सेल्फ – एलाइनमेंट” का इसका अनूठा डिज़ाइन।
सीएफईटी (पूरक क्षेत्र – प्रभाव ट्रांजिस्टर) एक ही वेफर पर लंबवत स्टैक n – प्रकार और p – प्रकार ट्रांजिस्टर और पूरक कार्यों को प्राप्त करने के लिए एक ही गेट साझा करता है। यद्यपि यह डिज़ाइन क्षेत्र को काफी कम कर सकता है, इसे एक ही वेफर पर सामग्री की कई परतों के सटीक संरेखण की आवश्यकता होती है, और विनिर्माण जटिलता बहुत अधिक है।
सीएफईटी से अलग, जो एक जटिल मोर्चे पर निर्भर करता है – साइड वेफर स्टैकिंग प्रक्रिया, एफएफईटी पहले वेफर के सामने की तरफ एन -टाइप ट्रांजिस्टर (जैसे कि फिनफेट एनएमओएस) का निर्माण करता है, और फिर एक और वेफर को बॉन्ड करता है, फ्लिप करता है और इसे थोर करता है, और पी – टाइप ट्रांजिस्टर्स (जैसे फिनफेट पीएमओएस) का निर्माण करता है। इस संरचना को ऊर्ध्वाधर स्टैकिंग की आवश्यकता नहीं होती है, लेकिन भौतिक फ़्लिपिंग के माध्यम से एन/पी उपकरणों के स्थानिक पृथक्करण को प्राप्त करता है, मौलिक रूप से सीएफईटी की बहु -परत संरेखण समस्या से बचता है।
इसलिए, CFET द्वारा सामना की जाने वाली “पुरानी समस्याएं” ने FlipFET को हल किया है?
पहला, सीएफईटी के ऊर्ध्वाधर स्टैकिंग से आसानी से रिसाव वर्तमान रास्तों में वृद्धि होती है, जबकि फ्लिपफेट का डबल -साइड लेआउट स्वाभाविक रूप से एन/पी उपकरणों की नालियों को अलग करता है।
दूसरा, CFET के ऊर्ध्वाधर स्टैकिंग के लिए अत्यधिक उच्च अंतर -परत संरेखण सटीकता की आवश्यकता होती है, और किसी भी विचलन से प्रतिरोध में तेज वृद्धि होगी। FLIPFET स्वयं के माध्यम से एक स्वीकार्य सीमा के भीतर प्रमुख संरेखण त्रुटि को नियंत्रित करता है – सक्रिय क्षेत्रों और पीछे – साइड लिथोग्राफी सुधार प्रौद्योगिकी के माध्यम से।
तीसरा, सीएफईटी की उच्च तापमान प्रक्रिया धातु परस्पर संबंध सामग्री की पसंद को सीमित करती है, जबकि फ्लिपफेट की कम -तापमान प्रक्रिया परिपक्व तांबे के अंतर्संबंध प्रौद्योगिकी के प्रतिधारण की अनुमति देती है।
चौथीCFET की निश्चित स्टैकिंग संरचना विभिन्न अनुप्रयोग परिदृश्यों के अनुकूल होना मुश्किल है, जबकि FLIPFET “प्रगतिशील नवाचार” का समर्थन करता है। यह न केवल फिन संरचनाओं के स्टैकिंग के लिए उपयुक्त है, बल्कि अगले – जनरेशन जीएए नैनोसेट्स के लिए भी मजबूत विस्तार के साथ है।
फ्लिपफेट तकनीक पर भुगतान किए गए उच्च ध्यान का अर्थ है कि सेमीकंडक्टर तकनीक के क्षेत्र में, एक युग आ रहा है जब एक एकीकृत सर्किट न केवल सामने की तरफ बल्कि एक वेफर के पीछे की तरफ भी बन सकता है।
संयोगवश, IEDM2024 प्रेस किट में “पेपर 2.5, TSMC की पूरी तरह कार्यात्मक मोनोलिथिक CFET इन्वर्टर 48NM गेट पिच पर” में, TSMC ने भी लगभग एक साथ डबल -साइडेड पावर सप्लाई और डबल -साइडेड सिग्नल इंटरकनेशन को अपने नवीनतम सीएफईटी प्रगति और फ्लेक्सिंग और फ्लेपिंग के साथ -साथ फ्लेपिंग और फ्लेपिंग के साथ -साथ रखा। फ्लिपफेट तकनीक में शामिल चरम वेफर थिनिंग और डबल -साइडेड लिथोग्राफी तकनीक की व्यवहार्यता को साबित करता है।
हालांकि, एक तकनीकी दृष्टिकोण से, दोनों के बीच मूलभूत अंतर हैं। फ्रंट – साइड सीएफईटी प्लस बैक – साइड इंटरकनेक्शन की मौजूदा विधि अभी भी वेफर बॉन्डिंग के पारंपरिक तीन – आयामी एकीकरण विधि का अनुसरण करती है, जबकि एफएफईटी वेफर के डबल -साइडेड इंटीग्रेशन स्पेस का बराबर रूप से उपयोग करता है, जिससे डिवाइस और इंटरकनेक्शन इंटीग्रेशन लेआउट के लागू दायरे का विस्तार होता है। सैद्धांतिक रूप से, इसमें प्लानर एकीकरण विधि के समान तकनीकी पुनरावृत्ति क्षमता है, जो स्केलिंग कानून के तीन -आयामी संस्करण के बराबर है।
यद्यपि अनुसंधान टीम ने सिलिकॉन वेफर्स पर फ्लिपफेट का प्रदर्शन किया है, लेकिन वे वहां नहीं रुके हैं। उन्होंने फ्लिपफेट डिजाइन में आगे के नवाचारों को दिखाया और सिम्युलेटेड किया है, जैसे कि फ्लिपफेट के साथ स्वयं – संरेखित गेट्स, फ्लिपफेट फोर्कशीट का उपयोग करके और अलगाव दीवारों में पावर रेल को एम्बेडिंग करते हैं, और यहां तक कि उच्च -पहलू के साथ मोनोलिथिक सीएफईटी के लिए फ्लिपफेट अवधारणा को लागू करते हैं – एक 4 – स्टैक्ड ट्रांसइस्टर डिज़ाइन को प्राप्त करने के लिए अनुपात।
जब फ्लिपफेट के तकनीकी विवरणों को सार्वजनिक किया गया, तो इसने न केवल एक तकनीकी उपलब्धि प्रस्तुत की – इसका मतलब यह भी था कि चीन ने उन्नत तर्क उपकरणों के क्षेत्र में लंबे समय तक “निम्नलिखित” स्थिति को तोड़ दिया था। अब से, वैश्विक अर्धचालक अनुसंधान प्रवचन प्रणाली में एक स्पष्ट चीनी आवाज है। इसने TSMC और इंटेल जैसे दिग्गजों से भी उच्च ध्यान आकर्षित किया है। TSMC के R & D निदेशक ने बताया कि यह तकनीक “तीन – आयामी एकीकरण की तकनीकी सीमाओं को फिर से परिभाषित करती है”।
1nm के नीचे चिप्स रास्ते में हैं
FLIPFET और CFET प्रौद्योगिकियों का उपयोग भविष्य में अधिक उन्नत एंगस्ट्रॉम – स्केल प्रोसेस टेक्नोलॉजीज में किया जाएगा। 0.5NM प्रक्रिया को छोड़कर, निकटतम 1NM प्रक्रिया में आने में कितना समय लगेगा?
पिछले आंकड़ों से पता चला है कि TSMC ने 2027 में A14 नोड तक पहुंचने की योजना बनाई और A10 नोड, अर्थात्, 1NM प्रक्रिया चिप्स, 2030 में। तब तक, TSMC की 3 डी पैकेजिंग तकनीक का उपयोग करके चिप्स में ट्रांजिस्टर की संख्या 1 ट्रिलियन से अधिक हो जाएगी, और पारंपरिक पैकेजिंग तकनीक का उपयोग करके चिप्स में ट्रांजिस्टरों की संख्या 200 बिलों से अधिक होगी।
इसके विपरीत, 4NM प्रक्रिया और पारंपरिक चिप पैकेजिंग पथ का उपयोग करके GH100 में केवल 80 बिलियन ट्रांजिस्टर हैं।
इस साल फरवरी में, मार्केट न्यूज ने कहा कि TSMC चीन के ताइवान में सबसे उन्नत 1NM प्रक्रिया प्रौद्योगिकी उत्पादन लाइन के साथ एक वेफर फैक्ट्री बनाने की योजना बना रहा था। यह बताया गया है कि नव निर्मित एफएबी 25 12 – इंच वेफर्स के उत्पादन पर ध्यान केंद्रित करेगा, और कारखाना 6 उत्पादन लाइनों को समायोजित करने के लिए पर्याप्त है। TSMC ने दक्षिणी ताइवान साइंस पार्क प्रशासन को प्रासंगिक योजनाएं प्रस्तुत की हैं और प्रारंभिक उत्पादन लाइन कॉन्फ़िगरेशन का खुलासा किया है। यह उम्मीद की जाती है कि फैब 25 की P1 से P3 उत्पादन लाइनों को 1.4NM प्रक्रिया प्रौद्योगिकी से लैस किया जाएगा, जबकि P4 से P6 उत्पादन लाइनों को अधिक उन्नत 1NM प्रक्रिया प्रौद्योगिकी के साथ सेट किया जाएगा।
हालाँकि, CFET प्रक्रिया का उपयोग TSMC की 1NM प्रक्रिया में नहीं किया जाना चाहिए। आखिरकार, TSMC ने 2NM प्रक्रिया में GAA तकनीक का उपयोग करना शुरू कर दिया है।
इंटेल भी महत्वाकांक्षी है और 2025 में 18A प्रक्रिया प्रौद्योगिकी के आधार पर बड़े पैमाने पर उत्पादन करने वाले प्रोसेसर शुरू करने की योजना है। यदि 18A एनवीडिया और ब्रॉडकॉम जैसे डिजाइन निर्माताओं के सत्यापन परीक्षणों को पारित कर सकता है, तो इंटेल अपनी बाजार प्रतिस्पर्धा को बहुत बढ़ाएगा। इंटेल की आधिकारिक वेबसाइट से पता चलता है कि इंटेल 18 ए प्रक्रिया नोड – एआई पीसी क्लाइंट प्रोसेसर पैंथर लेक और सर्वर प्रोसेसर क्लियरवॉटर फॉरेस्ट – पर आधारित पहले बैच उत्पादों ने अपने नमूने का उत्पादन किया है, संचालित किया है, और सफलतापूर्वक ऑपरेटिंग सिस्टम शुरू किया है।
इंटेल की 18A प्रक्रिया रिबनफेट गेट का उपयोग करती है – सभी – के आसपास (GAA
